3.5.2 封装中的应力优化
仿真是前期预判风险及优化分析的重要手段之一，通过仿真可以进行DOE试验设计的快速迭代，并找到最好的优化方向，缩短工程开发周期，减少费用。
1. 翘曲仿真优化
对于大尺寸的系统级封装体，翘曲的控制非常重要，尤其是无引脚形式的系统级封装体对翘曲的控制要求更加严格。过大的翘曲容易在系统级封装体表面贴装时产生短路或开路，而一般无铅焊锡的凝固点为230℃左右，故在高温段封装的翘曲更敏感。
下面以高密度大尺寸系统级封装体为例进行仿真分析，封装结构参数如表3-11所示，封装材料属性如表3-12所示。
表3-11 封装结构参数
表3-12 封装材料属性
仿真的几何模型示意图如图3-113所示。
仿真采用的网格模型示意图如图3-114所示。
图3-113 仿真的几何模型示意图
图3-114 仿真采用的网格模型示意图
此外，仿真需要进行如下假设。
（1）假设整个翘曲过程为线弹性过程。
（2）假设175℃为零应力点。
（3）假设封装体内的温度变化是均匀的。
（4）假设封装体中各种材料之间都是完全结合的。
仿真时对封装体进行适当固定，防止刚体位移的产生，并加以260℃的温度载荷，得到翘曲值为386μm，如图3-115所示。
同时将实际样品进行投影波纹技术（Shadow Moire）测试，得到实际翘曲平均值为380μm，如图3-116所示。
图3-115 仿真翘曲结果示意图
图3-116 用投影波纹技术测试翘曲值
由以上仿真数据及实测数据可知，在高温阶段，塑封料的热膨胀系数为α2，即46×10-6/℃，这个值大于基板材料的热膨胀系数，翘曲呈现哭脸。针对这一翘曲问题，可以尝试采用相关解决方案。翘曲仿真结果如表3-13所示。
表3-13 翘曲仿真结果
根据仿真结果，减薄塑封体厚度、改善塑封料的热膨胀系数、减小塑封料杨氏模量均可以大幅降低翘曲值。
2. 倒装芯片回流应力仿真优化
对于倒装芯片回流应力仿真，建立如下仿真模型，凸点部位的细节如图3-117所示。
图3-117 凸点部位的细节
根据仿真结果，影响低介电常数（Low-k）芯片应力的因素主要包括凸点直径、聚酰亚胺开口（PI Open）尺寸、聚酰亚胺（PI）厚度、铜柱高度、芯片厚度、基板厚度。仿真的结果主要考虑对以下三种芯片应力的影响，即等效应力（Equivalent Stress）、拉伸应力（Tensile Stress）和压缩应力（Compression Stress），如图3-118所示。
图3-118 低介电常数层的三种应力与凸点直径、聚酰亚胺开口尺寸、聚酰亚胺厚度、铜柱高度、芯片厚度、基板厚度的关系
图3-118 低介电常数层的三种应力与凸点直径、聚酰亚胺开口尺寸、聚酰亚胺厚度、铜柱高度、芯片厚度、基板厚度的关系（续）
通过仿真计算，还可以得到基板热膨胀系数和三种应力的关系，如图3-119所示。
图3-119 基板热膨胀系数和三种应力的关系
以上仿真结果表明，封装体中的芯片低介电常数层应力优化需要考虑以下方面。
（1）低介电常数材料的应力随着聚酰亚胺厚度的增加略微增加。
（2）随着铜柱高度的增加，低介电常数层应力也会增加。
（3）芯片材质脆而硬，当芯片厚度变薄时，更容易变形；当基板受热膨胀变形的时候，芯片可以随之产生微小的形变，从而降低铜柱对低介电常数层应力的影响。
（4）芯片与基板之间热膨胀系数的差异会导致低介电常数层应力过大，基板的热膨胀系数大于芯片的热膨胀系数是造成低介电常数层开裂的主要原因。减薄基板的厚度，减小基板体积，可以减小低介电常数层的应力。
（5）选用与芯片热膨胀系数相接近的芯材，可减小基板与芯片之间的热收缩差异，在回流过程中，铜柱的形变减小，低介电常数层所受的应力也随之减小。
根据仿真结果，引起低介电常数层失效的主要原因是倒装芯片与基板的热膨胀系数不匹配。从应力分布图可以看出，凸点外侧的低介电常数层区域受到拉伸应力，凸点内侧的低介电常数层区域受到压缩应力。与实际失效图片对比可以看出，拉伸应力是导致低介电常数层开裂的主要原因。解决低介电常数层开裂问题可以从两方面入手；一方面减小芯片与基板间的热膨胀系数差异；另一方面通过其他方式释放或转移应力分布，如采用底部填充方式，以避免低介电常数层上的应力集中。